VHDL

Vikipedi, özgür ansiklopedi
Atla: kullan, ara

VHDL sayısal devrelerin tasarlanması ve denenmesi amacıyla yaygın olarak kullanılan bir donanım tanımlama dilidir. Dilin adı "yüksek hızlı tümleşik devreler için donanım tanımlama dili" teriminin İngilizce karşılığı olan Very high speed integrated circuit Hardware Description Language tümcesindeki sözcüklerin baş harflerinin bir araya getirilmesiyle oluşturulmuştur.

VHDL'nin özellikleri aşağıdaki gibidir:

  • Tasarımlar hiyerarşili şekilde bileşenlerine ayrılabilir.
  • Her bir tasarım elemanı iyi tanımlı bir arayüze ve hatasız davranış tanımlamasına sahip olmalıdır.
  • Uyumluluk, zamanlama ve saatle denetim modellenebilir. VHDL senkron ve asenkron ardışıl devre yapılarını gerçekleyebilir. İşlemlerin ve zaman davranışının simulasyonu yapılabilir.

VHDL'le programlama[değiştir | kaynağı değiştir]

VHDL ile programlama üç temel bölümden oluşur;

  1. Varlık (İng. entity)
  2. Mimârî (İng. architecture)
  3. Usûl ve yordam (İng. process)
  • Varlık: Tasarlanacak varlığın ve giriş, çıkış kapılarının tanımlanması.
	entity example_xor is	-- Tanımlama satırı
		port (a, b: in bit;
			c: out bit);
	end entity
  • Mimârî: Tasarlanan varlığın yapısı belirlenir.
	architecture my_arch of example_xor is
	begin
		c <= a xor b 
	end my_arch
  • Usûl: Tasarlanan varlığın davranışı tanımlanır.
	package body OR_PK is 
 
		procedure BIR_ARTIRICI (variable veri : inout INT8) is 
		begin 
			if (sayy >= MAKSIMUM) 
				then	sayy := SIFIR; 
				else	sayy := sayy + 1; 
			end;	-- if
		end BIR_ARTIRICI; 
	end OR_PK;

Ayrıca bakınız[değiştir | kaynağı değiştir]